verilog乘法器和除法器

lordprotector · 发表于 2008-5-30 22:40:53

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自己见过的很多乘法器和除法器都是多拍运算的，多拍推出结果。
可是，自己在处理乘法器和除法器时，发现32*32乘法器和8/8除法器单拍推出结果
也不会导致太长的路径。在synplify pro下综合，自动约束，两者都能跑到300mhz以上，而且两者的面积也不太大。
既然这样，为什么还要分多拍运算呢？

MOSFET · 发表于 2008-5-31 02:10:49

CPU中上GHZ的数据通路还能用你这300M的乘法器吗?

lordprotector · 发表于 2008-5-31 09:02:23

可是，
高端cpu的Ghz是在先进的生产工艺，匹配快速的工艺库而成的专用ASIC。
而上面的综合是指在FPGA上实现时，能达到300mhz。在FPGA上达到这个速度，已经很快了。相应的代码挪到专用ASIC上用DC
综合器综合，效果会翻倍，达到Ghz也不是什么不可能的事啊？

MOSFET · 发表于 2008-5-31 13:25:29

仔细看是否你的乘法器是一个cycle的?
我看datasheet中的多个cycle的16位才能达到你这个速度
我用quartus例化的5个cycle的32位乘法器才能达到80M,怀疑ing

lordprotector · 发表于 2008-6-2 23:21:35

我现在上传乘法器源代码，请诸位查看，希望大家指点。看是不是自己一些地方有问题。

新建文件夹.rar (332.29 KB, 下载次数: 1658)

chenzhao.ee · 发表于 2008-6-4 15:48:58

32X32乘法器能单个周期能到300M,表示怀疑.

roc1979 · 发表于 2008-12-25 15:09:19

sdfdsssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssssss

lkbinbin · 发表于 2008-12-25 21:17:22

个人认为利用多拍出结果第一是为了达到规定的频率，第二是为了实现流水

adiycat · 发表于 2009-1-17 11:26:44

下来看看，我自己写的也就跑到80M

adiycat · 发表于 2009-1-17 11:28:48

下来看看～～～～～～～～～～～～～

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