求教：CORE GEN生成的FIFO进行行为级仿真的问题。

jamyce · 发表于 2004-1-9 15:24:30

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请教各位大虾，我在设计中涉及到异步FIFO，用Xilinx的Core Generator生成的FIFO要进行行为级仿真的问题应该怎么办？

bravelu · 发表于 2004-1-9 15:26:19

你用什么仿真工具？如果是modelsim要把core gen的仿真库编译一下。

jamyce · 发表于 2004-1-9 15:35:04

多谢，我用的是modelsim,library中也能看到XilinxCoreLib_ver，不过出现以下提示：
Error: (vsim-3033) E:/PCI-AD65M/src/asyn_sam_fifo.v(99): Instantiation of 'ASYNC_FIFO_V5_1' failed. The design unit was not found.
#       Region: /sys_top_tb/inst/sample_fifo_ctrl/inst_i
#       Searched libraries:
#          work

jamyce · 发表于 2004-1-9 15:39:00

多谢斑竹Bravelu，搞定了，多谢指点！

bravelu · 发表于 2004-1-9 17:38:17

不客气。

yn800323 · 发表于 2004-1-10 20:20:20

将详细一点吧，，生成的fifo怎么仿真，，怎么再modelsim里建库？？是像编译simprim库那些一样么？？？？求救啦!!能不能把步骤讲一下，谢拉

hoboyong · 发表于 2004-1-11 13:54:17

你的就不详细！你用什么生成FIFO的？

yn800323 · 发表于 2004-1-11 16:03:00

bravelu · 发表于 2004-1-11 22:19:30

是像编译simprim库那些一样么？？？？
对，比较类似。在xilinx的安装目录下有它的verilog或vhdl程序，编译一下，做成库。

yn800323 · 发表于 2004-1-12 11:47:27

编译vhdl的core库之前是不是先要编译好其他的库,昨天我直接编译这个库全报错太空不了，编译的顺序是什么，先编译那个库

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