windows下EDA工具——timetool

stonepillar

TimingTool is designed to give electronics engineers an easy to use graphical interface for entering and editing timing diagrams commonly seen in digital electronic design

第一个文件是Application Manual

stonepillar

可以下了

peterlin2010

TAHNK YOU

畫 timing tool 以前有套 waveform Pro /testBench Pro
還可以轉出netlist
給 rtl或是　SPICE TOOL

TimingDesigner

後來 SynaptiCAD   all product 就全包了

=> SynaptiCAD 公司出品的 EDA【電子設計自動化】工具集合，包括 HDL 輸入、模擬
、測試、波形分析、管腳對映工具等等，是一個很完整的EDA方案。

包含了 9 種功能強大的工具：

- TestBencher Pro
用於從獨立於語言的時序邏輯表產生互動式 VHDL、Verilog、OpenVera、e、和
TestBuilder 測試基準及總線功能的模型。產生的測試基準能提供基於模擬相應的
不同的激發向量，以便於測試基準功能作為一個被測試系統環境的動作模型正常工
作。 TestBencher Pro 是一個優秀的測試大規模 FPGA 和 ASIC 設計的工具。

- BugHunter Pro
一款用於 Verilog， VHDL 和 C++ 模擬器的圖形調試系統。BugHunter支援所有主
要的HDL 模擬器，其主要功能包括：單一步驟調試、波形資料串流、項目管理等等
。可以偵測程式與幫助系統的交互過程從而發現問題所在。

- VeriLogger Pro
Verilog 模擬器軟體。提供一個綜合了傳統 Verilog模擬器所有特徵的模擬環境，
它具有強大的圖形測試向量產生器。VeriLogger的快速模型測試使用戶可以對設計
中的每個模型進行「自底向上」的測試。

- WaveFormer Pro
由時序圖分析器、模擬器和測試向量產生器組合而成。它為設計人員提供了一個整
合的環境，可以用來開發數位和模擬線路的時序圖。WaveFormer Pro 可以由Spice
模擬器，Mathematica 或 Matlab 等工具輸入模擬資料。還可以利用 WaveFormer
Pro 內部擁有的波形函數直接產生模擬信號；或者將從總線上得到的數位信號變換
成模擬信號。還可以將模擬信號波形逐段線性地變換成Spice 模擬器的電壓信號源

- SimuTAG
一款功能強大和即時地查證出 FPGAs的錯誤的系統。可經由比較 FPGA 功能規則反
證 RTL 樣式模擬規則，迅速發現邏輯和綜合錯誤。

- PinPort
提供數位硬體與 Verilog 或 C++ 的虛擬接口環境。

- DataSheet Pro
時間表檔案夾管理工具。

- Timing Diagrammer Pro
時間表設計工具。

- Gigawave Viewer
波形觀測器。

fixit

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