编译和仿真都通过了，烧到片子里却没有一点反映，为什么啊？？

51video · 发表于 2006-9-22 22:06:08

您需要登录才可以下载或查看，没有账号？注册

×

程序弄了一个多月终于编译和仿真都通过了，但烧到片子里却没有一点反映，为什么啊？？难道还有其他什么机关吗？

aaaal · 发表于 2006-9-22 23:24:42

管脚定义了？
猜的

afren · 发表于 2006-9-23 11:14:52

用的什么EDA软件？

51video · 发表于 2006-9-23 12:25:53

用的是Quartus II 5.0，片子是CPLD , EPM7032SLCC44-10的

51video · 发表于 2006-9-23 15:08:28

那么怎么进行门级仿真啊？？麻烦指教一下，谢谢了！

yinchyang · 发表于 2006-9-23 17:59:32

能不能先弄一个简单设计，比如简单波形的输出，
先验证一下你的硬件环境是否对。
有的时候一个低级的问题搞死人

njulinjun · 发表于 2006-9-24 11:01:09

可以用spice跑一下

goodknight · 发表于 2006-9-26 09:23:31

量一下clock有沒被引入

zkr4 · 发表于 2006-9-26 10:50:44

估计是没烧进去吧

jerryo_pku · 发表于 2006-9-28 17:19:50

原帖由 liuzhenyu73 于 2006-9-24 14:26 发表
1.导出网表（verilog或vhdl格式）和延迟文件（sdf）
2.用仿真软件（例如vcs）对反标了延迟信息的网表进行仿真（参考仿真软件的help）

做fpga的实现没有必要这样做，altera的Quartus或者xilinx的ISE都会帮你做pre-layout STA，所以只要功能仿真确保正确，接下来综合，然后布局布线的填充率没有超过80%一般来说没有问题，当然前提是你的管教约束和时钟都没有问题

账号		自动登录	找回密码
密码			注册