BCD製程，高壓下CHIP漏電的原因？

onlykals · 发表于 2011-7-18 16:44:27

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想請問各位先進，小弟前陣子TAPE OUT了一個BCD高壓製程下的CHIP
回來後說是有一些漏電的情形，想請問有這方面經驗的大大們

除去DESIGN端跟製程端的因素的話

LAYOUT端有什麼情形可能造成漏電呢？

BackEnd_CL · 发表于 2011-7-19 15:57:19

design缺陷可能性比较大。当然不排除版图原因，版图的寄生结构可能会引起漏电，如latch up或者寄生二极管等。

koto135 · 发表于 2011-7-19 16:35:48

回复 1# onlykals

漏电的原因太多了先还是看测试的情况，针对情况进行分析
在BCD process中版图中最常见的就是寄生bipolar以及寄生mos，看看走线的电压会不会产生pleak或者pleak，一般说起很容易，但是要你去找出来，确实一件很难的事情。

最近遇到一个项目也是这个问题，唉，慢慢分析吧

jian1712 · 发表于 2011-7-20 09:58:32

建议通过FA的手段定位leakage存在的位置，然后再结合layout和schematic进行分析，HV process中遇到漏电的问题是很正常的，但是分析起来也是比较长经验的

trumen · 发表于 2011-7-20 12:33:30

一般成熟的制程，主要layout验证通过，漏电design的原因多些，不过也不能排除layout方面，特别是高压，布局不好容易造成寄生管开启，场开启之类的

onlykals · 发表于 2011-7-21 10:20:09

首先感謝各位大大地回覆，這邊還有一些疑問以及近況的更新；

TO koto135大，您指的pleak是什麼呢？
TO jian1712大，您指的FA手段是指失效分析嗎? 此程序是否為外包較多呢？

目前已大部排除DESIGN端問題，因為good die裡面function其實大致是有work的，但有一個起始訊號雜訊過大，造成另外幾個訊號也似乎有問題，目前往重新檢視ERC的方向前進，一邊看是不是command file也有不盡完善的地方。

下一步預計往寄生元件檢查，這也是最繁雜的地方了。
總之希望能夠成功debug

jian1712 · 发表于 2011-7-21 12:09:16

回复 6# onlykals
对的，是失效分析，如用EMMI或LC进行定位,然后再结合layout进行分析
http://www.isti.com.tw
http://www.ma-tek.com/gb/

dabing · 发表于 2011-7-25 21:46:40

回复 6# onlykals

pleak就是寄生的pmos，也就是我们说的场开启。这种情况很常见，特别是对刚接触高压工艺的tx。还有一种是nleak，我当时打错了，不好意思，原理同pleak

onlykals · 发表于 2011-7-26 10:51:49

感謝 dabing大與 jian1712的分享

雖然現在還在五里茫霧中, 但是相信未來會更好的.

realliu68 · 发表于 2011-7-27 15:34:19

这个一般是公司的FA部门来处理吧－－！

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