Cadence 下面 偏置电路的设计

husthuige

电路原理图

如图所示，为电路原理图。电源电压是1.2v,欲设计两边支路电路为5uA。现需要设计管子的宽长比。
工艺库是65nm，或者使用别的工艺库也可以。主要是想知道管子的宽长比设计的具体步骤。

nesta

1.2电压 做这样的cascode比较危险

husthuige

是的啊  很难让所以的管子都在饱和区啊 而且65nm工艺的管子沟道调制系数特别的大 很难保证两边的电流值相等的  但是 我主要是要知道 要是设计这样的一个电流源的话  设计步骤是怎么样的 是怎么考虑的

husthuige

而且到了65nm工艺的话  电源电压就是1.2V的啊

dtww

回复 4# husthuige

虽然65nm的电压是1.2v，这只是core电压，对于I/O部分和模拟部分能支持到更高电压的，你自己看看工艺文件吧。。。

nesta

   

是的啊  很难让所以的管子都在饱和区啊 而且65nm工艺的管子沟道调制系数特别的大 很难保证两边的电流值相等 ...
husthuige 发表于 2012-9-28 21:16

                               
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    普通高电压设计没啥难度，通过电流值和左右比例迭代W/L和电阻值。但是对于你这个低压还采用这种电路，假设VTHN=0.4V的话，最下面一层的VGS不能高于0.5V，第二层由于有衬偏，VTH很可能要有0.5V左右，VGS不能大于0.6V，这样的话给最上面PMOS的VDS还能留下0.1V，假设VTHP=0.4V，PMOS的VGS要小于0.5V而大于0.4V，这样中间那个NMOS的VDS大约有0.2-0.3V的余量，每个VGS都确定了，W/L就相对好设计了，最后再确定R好了

nesta

还是建议你换那种低电压余度的cascode为好
现在这种很难调

690827881

我觉得可以这样试试，根据三层电流镜得到Vgs-Vt=1.2/3=0.4V,然后通过饱和区漏电流公式Ids=K`(W/L)(Vgs-Vt)^2来计算宽长比。
                       ——求讨论

nesta

diode接法 vgs=vds
你那个算法行不通

loveyahoo

我认为这个电路可以工作在sub-threshold领域，这方面的论文也不少。
如果电流是5uA，那么电阻上的压降Vr=(10*E+04)*(5*E-06)=50mV
Vgs_13=Vgs_12+50mV
至于Vgs要根据所在领域（饱和 or sub-threshold）来决定，知道了电流，尺寸也就会很容易决定了。
上面的管子的尺寸也可以同样算出，不过要考虑靠沟道调制等二次效果的影响。
最后建议，避开使用最短沟道长，以仿真结果为准，因为在65nm这个级别，手算偏差很大。
仅供参考，祝顺利。