systemverilog for rtl design

totuwei · 发表于 2020-5-21 14:23:47

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本帖最后由 totuwei 于 2020-5-21 19:39 编辑

近来越来越多的ASIC设计人员用systemverilog来设计rtl代码，故将synopsys的培训lab分享出来供大家学习，有不明白的可大家共同讨论。

dikonpep · 发表于 2020-5-21 16:45:56

多谢分享！一般而言，是不是还有个student guide什么的文档

totuwei · 发表于 2020-5-21 17:48:00

puxiancheng 发表于 2020-5-21 16:45
多谢分享！一般而言，是不是还有个student guide什么的文档

目前未找到你所说的文档

dcircuit · 发表于 2020-5-21 19:24:26

kankan

tu_yjq123 · 发表于 2020-5-21 22:55:36

多谢分享

knlam1001 · 发表于 2020-5-22 00:43:00

Thanks for sharing

syjuang@123 · 发表于 2020-5-22 08:52:33

Thanks

lhyi · 发表于 2020-5-22 08:57:46

Thanks for the share

tom0626 · 发表于 2020-5-22 10:31:50

Thank You very much.

gaopeng828 · 发表于 2020-5-22 12:24:19

多谢分享

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[资料] systemverilog for rtl design