数字设计面试Verilog实例

jlin00a · 发表于 2022-6-12 07:46:41

您需要登录才可以下载或查看，没有账号？注册

×

内容：arbiter, async fifo, hankshake, clock mux, reset sync, ...

chunk998 · 发表于 2022-6-12 09:46:24

骗分？

jlin00a · 发表于 2022-7-23 10:58:10

chunk998 发表于 2022-6-12 09:46
骗分？

从面试主考来的材料。当然这几个实例有可能不适用高手

jaco.yang · 发表于 2022-10-15 23:26:07

It is good. Thanks for the sharing

waywer · 发表于 2022-10-15 23:57:02

chunk998 发表于 2022-6-12 09:46
骗分？

面试题目有深有浅

ahchit · 发表于 2022-11-6 00:03:48

It is good. Thanks for the sharing

cxh200 · 发表于 2022-11-15 21:47:57

It is good. Thanks for the sharing

cxh200 · 发表于 2022-11-15 21:50:28

It is good. Thanks for the sharing

xin5858 · 发表于 2022-11-15 21:51:23

謝謝大神分享

cmmjava · 发表于 2023-8-27 18:25:30

感谢分享

账号		自动登录	找回密码
密码			注册

[原创] 数字设计面试Verilog实例