ldo的相位裕度曲线很奇怪！请教下大家关于fvf ldo环路稳定性仿真的问题

Zenon

本人最近在复现一个结构相对简单的fvf-ldo，论文原文在附件里。在我仿真环路稳定性时出现了很奇怪的现象，波特图里面的PM曲线非常奇怪，而且相位裕度会上升到超过180°，下面两个波特图分别是100uA和20mA两种电流条件下测到的，这会是什么原因导致的呢？顺便想请教各位前辈，调环路稳定性有什么技巧吗？比如我可以用pz仿真测到环路的具体零极点位置吗？

tenyuan

测 fvf 环的时候 slow loop 断开加DC试试

Zenon

还望各位前辈不吝赐教

vannylee

你的原理图Vctrl给的啥？你那个图给出了仿真方法诶，慢环断开添加dc，快环断开添加ac

Zenon

tenyuan 发表于 2024-1-22 18:36
测 fvf 环的时候 slow loop 断开加DC试试

感谢感谢，确实是这个原因，但我很好奇导致这种现象的原因是什么？如果有三个环路，那测其中一个环路的时候另外两个都必须断开添加dc点这样来仿真吗？

Zenon

vannylee 发表于 2024-1-23 09:50
你的原理图Vctrl给的啥？你那个图给出了仿真方法诶，慢环断开添加dc，快环断开添加ac ...

我没有断开慢环直接测的，确实是这个原因导致的，感谢

tenyuan

Zenon 发表于 2024-1-23 10:37
感谢感谢，确实是这个原因，但我很好奇导致这种现象的原因是什么？如果有三个环路，那测其中一个环路的时 ...

我也是初学者，功夫不到家。

对于多环路电路中某一环路稳定性的分析，我觉得要根据信号流图具体分析。
这个图其实不太好，fvf环其实是子环路，slow loop是个大环，如果直接断子环路，很可能推出来传递函数就不对。
我之前仿过类似fvf结构，发现有时候不上直流偏置会莫名其妙引入分析不出的零点，但是看到有论文里说仿真快速环路和全电路都是在fvf内断的，这我就不是很清楚具体他们怎么做的

可以参考以下几篇文章学习环路仿真方法，我还没细读过，讲不出更多结论了
A Multi-Loop Low-Dropout FVF Voltage Regulatorwith Enhanced Load Regulation（备注了仿真方法）
Relative Stability Analysis of Multi-Loop Low Dropout Regulators using a Sub-loop Superposition Method （有一些信号流图分析）

Zenon

tenyuan 发表于 2024-1-23 10:59
我也是初学者，功夫不到家。

对于多环路电路中某一环路稳定性的分析，我觉得要根据信号流图具体分析。

明白了，感谢分享！

qluo14

附上楼上坛友提到的文献，供大家方便学习。

hehuachangkai

感谢分享，看看