各位大佬，想问一下这个关于或非门的LVS验证的问题应该怎么解决

HhhCcc37 · 发表于 2025-3-22 10:49:38

登录/注册后可看大图

juvenescence · 发表于 2025-3-22 10:49:39

HhhCcc37 发表于 2025-3-24 20:20
我的pm0是下面那个，pm1是上面那个，您可能看反了，然后如果我上面pm1改成版图1所示的话，DRC会出现错误1 ...

没看错啊，你PM1接PM0的那根线在第一张图里接了环，环给PM1的衬底供电所以就是接错了，然后你之后发的图里没有衬底了所以报你的PM1有latchup错误而且衬底没接电源

ICmonkeyxu · 发表于 2025-3-22 15:00:38

看看衬底电位弄好了么打个保护环试试 SHIFT+G做个保护环

miamiamia · 发表于 2025-3-24 08:54:02

layout和sch都对不上，LVS怎么可能过呢！

juvenescence · 发表于 2025-3-24 09:42:56

有个很明显的错误，你上方的pmos也就是你电路里的PM1的源端接PM0的漏端，但是你layout里PM1的源端不光接了PM0的源端，还接了一个PM1的nwell的衬底，而这个衬底应该接vdd

HhhCcc37 · 发表于 2025-3-24 20:20:43

juvenescence 发表于 2025-3-24 09:42
有个很明显的错误，你上方的pmos也就是你电路里的PM1的源端接PM0的漏端，但是你layout里PM1的源端不光接了P ...

我的pm0是下面那个，pm1是上面那个，您可能看反了，然后如果我上面pm1改成版图1所示的话，DRC会出现错误1和错误2这两个问题

maomao198477 · 发表于 2025-3-25 09:26:23

基础不牢，地动山摇

HhhCcc37 · 发表于 2025-3-25 15:59:19

最后我还是重新画啦，还是感谢各位大佬了！

miamiamia · 发表于 2025-3-26 10:29:25

HhhCcc37 发表于 2025-3-25 15:59
最后我还是重新画啦，还是感谢各位大佬了！

如果再研究研究就更完美了！给个参考

miamiamia · 发表于 2025-3-26 10:31:07

HhhCcc37 发表于 2025-3-25 15:59
最后我还是重新画啦，还是感谢各位大佬了！

能合并的合并避免绕线节省面积管的方向尽量一致

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