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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › IEEE Stardand for Verilog HDL / IEEE.1364-2005

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楼主: 山水风情

[资料] IEEE Stardand for Verilog HDL / IEEE.1364-2005

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shsoc shsoc 当前离线积分 2315 IP卡狗仔卡	发表于 2022-8-1 16:14:04 \| 显示全部楼层
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nidiya nidiya 当前离线积分 38037 IP卡狗仔卡	发表于 2022-8-8 09:40:28 \| 显示全部楼层
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hzyyx001 hzyyx001 当前离线积分 782 IP卡狗仔卡	发表于 2022-8-18 18:41:59 \| 显示全部楼层
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deerlet deerlet 当前离线积分 651 IP卡狗仔卡	发表于 2022-9-7 15:21:30 \| 显示全部楼层
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count_8 count_8 当前离线积分 489 IP卡狗仔卡	发表于 2022-9-23 13:32:17 \| 显示全部楼层
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ling026 ling026 当前离线积分 1340 IP卡狗仔卡	发表于 2022-10-9 10:31:49 \| 显示全部楼层
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dsg_hz dsg_hz 当前离线积分 17995 IP卡狗仔卡	发表于 2022-10-26 17:25:22 \| 显示全部楼层
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