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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 求教：用Cadence spectreVerilog做混合仿真！

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楼主: bluemadgie

求教：用Cadence spectreVerilog做混合仿真！

发表于 2009-3-2 11:02:49 | 显示全部楼层

是需要建立个Hierarchy

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发表于 2010-4-19 16:30:22 | 显示全部楼层

同问，支持一下。

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发表于 2010-4-21 11:08:54 | 显示全部楼层

如何在interface 进行电平转换？
6# synopsys

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发表于 2010-5-23 22:25:18 | 显示全部楼层

谢谢！！

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发表于 2010-6-3 10:11:19 | 显示全部楼层

同问!!!!

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发表于 2010-6-29 22:34:10 | 显示全部楼层

.......................

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发表于 2010-7-1 16:19:19 | 显示全部楼层

关键是Verilog代码怎么作用到Cadence中，要转成网表吗？

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发表于 2010-7-1 18:39:26 | 显示全部楼层

我最经也要用，请问如何进行混合仿真？

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发表于 2010-12-15 13:37:29 | 显示全部楼层

dddddddd

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发表于 2010-12-15 13:41:09 | 显示全部楼层

dddddddd

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