异步fifo设计中使用格雷码方案时时序约束问题

HADIST

频率高的话 max delay check 一把，看看skew的情况。

silencefpga

一般来讲，频率超过300M，位宽超过256bit，答主都会进行bus delay skew约束。 这样稳妥些，尤其是在一些高性能企业及路由器交换机的设备上，约束是必要的。

时序是设计出来的，稳定性是良好的设计和追求卓越的约束精神才可以保证的。

统计局呵呵

这个我在一些网站也看到类似的描述，推荐的是在gray码生成的逻辑路径上加一个gray code的set_max_delay的约束，值大致是原时钟周期就行；但是我的理解是设置了原时钟周期的max_delay，理论上gray code bus上的延迟偏差还是有的，也就是说只能保证在原时钟域保证了1bit跳变的特性。但是到目的时钟域，采样的gray code的值就不一定能保证了。总的来说觉得加这个约束只是为了改善性能，没到能解决的地步。