DC综合进阶问题——深入探讨脚本综合一些细节问题

dianyubaobei · 发表于 2013-4-5 19:10:59

1. target_library是dc中mapping过程中的库，link_library是所有设计到的库。dc中不应该也无法考虑hold情况，所以只需要max库就可以了。当然你要加也可以，只是没有意思而已。
2. 同1，不考虑hold，你爱用什么都可以，这个指令是给PR和PT用的，你不用太在意。
3. 如果你能保证时钟频率很慢的情况下可以不用设置；如果不能保证timing一定满足，推荐使用最坏的，当然跑完一轮PR后反馈结果就大概知道了。
4. 这个跟模拟电路工程师说吧。不过经验是大部分他们给的驱动力都相当于数字电路X4的。
5. DC时钟都是理想的，不用考虑时钟的attribute。可能source latency有时需要考虑一下，这个是PR和PT考虑的东西。30%的是值uncertainy，这个跟wire_load_model差不多，都是给设计带来悲观的，到底悲观成什么样或是用什么方法，每个项目和每个公司不一样的，但是目的都一样，让设计更悲观以避免更多的反复。
6. input delay和output delay是根据设计估计出来的。其他是port的属性，这些要向模拟工程师要，具体代表什么意思要去看工艺库和书了，这里就不说了。
7. dc不修hold，没意义。就算在pr中修hold也要根据情况而定。hold还分好多种呢。。

Synopsys-IC · 发表于 2013-4-7 11:05:06

回复 11# dianyubaobei

很感激兄台的指点，这里面就两点还想继续讨论一下，就是有关驱动这一块，我看兄台你有说到一般用BUFX4的来估算，我在项目中一般用的X2的大小的，主要是考虑到把设计尽量估计在很差的环境下，也希望能综合出好一些的网表，就这个想跟大家讨论一下，这个set_driving_cell是不是设置的越小越好呢？那样工具会尽量去满足，然后可以获得一个不错的netlist；
第二个有关最后一个问题提到的hold的问题，虽然我们知道hold在dc里可能不会去修，但是我想它在综合的时候dc还是会考虑到去优化的吧?就像为什么工具里有这样一条指令“compile -only_hold_time”，而且我发现综合完后跑PT的hold违例有-4点多，所以我想看能不能在约束上加紧一些，不知道这个hold违例一般控制在多少可以交给后端去做，估计如果违例太大也不行吧？

hysterialee · 发表于 2013-4-18 12:00:15

回复 7# Synopsys-IC

每日一题在哪里我怎么没有找到啊？

Synopsys-IC · 发表于 2013-4-19 09:05:31

再顶上去，看看还有没有大神指点啊~

一叶孤城 · 发表于 2013-4-23 11:33:14

过来看看。。。还有什么东西要学习啊

Synopsys-IC · 发表于 2013-4-23 14:09:00

回复 15# 一叶孤城

光看没用，多交流，探讨才是出路

merkury · 发表于 2013-4-23 14:25:06

回复 1# Synopsys-IC

clock uncertainty需要设置到30%么？太大了吧？？

Synopsys-IC · 发表于 2013-4-23 14:27:33

回复 17# merkury

这个需要根据当时项目的具体要求视情况而定

zhouheng07 · 发表于 2014-4-12 00:44:44

正在学习综合！想问一下，关于综合后log等都需要看些什么东西？

Synopsys-IC · 发表于 2014-4-12 17:50:15

回复 19# zhouheng07

主要看错误和警告啊

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