DC后一个单元的延时特别大 set_max_fanout 也没有用

echo_lql

ZBO 发表于 2023-3-2 14:28
请问
这个违例能不能交给icc解决啊

定义时钟是在synthesis里做的，怎么能交给后端？

ZBO

echo_lql 发表于 2023-3-2 16:48
如果AND gate后面带了很多reg，那这是个时钟源，这个地方定义了时钟之后，在synthesis中clock network是i ...

那我接下来是不是在DC中添加时钟就可以了

jake

ZBO 发表于 2023-3-2 00:23
必须得修改rtl吗，不能通过工具插入buffer吗

都可以。RTL方便一些。综合里dont_touch这个buffer。

从你的report看，clock -> ICG -> AND2 -> many reg/CK，core_csr_clk
时钟穿过ICG, 穿过AND2后依然是时钟，这是关键。
在AND2输出定义generated clock不是必须的。
在工具看来，AND2也是一种clock gating，是否妥当取决于你的设计思路。
加个buf，目的是把AND2/Z -> many reg/CK和AND2/Z -> core_csr_clk隔离开来。
综合工具不建时钟树，AND2/Z -> many reg/CK交给Innovus或ICC

ZBO

jake 发表于 2023-3-2 22:50
都可以。RTL方便一些。综合里dont_touch这个buffer。

从你的report看，clock -> ICG -> AND2 -> many re ...

非常感谢

ZBO

jake 发表于 2023-3-2 22:50
都可以。RTL方便一些。综合里dont_touch这个buffer。

从你的report看，clock -> ICG -> AND2 -> many re ...

你好，我在加了buffer后  延迟由800变成了90 ，还是违例很多该怎么解决呢  十分感谢。

jake

ZBO 发表于 2023-5-11 20:33
你好，我在加了buffer后  延迟由800变成了90 ，还是违例很多该怎么解决呢  十分感谢。

能贴一下report吗？

ZBO

jake 发表于 2023-5-12 10:38
能贴一下report吗？

有用 但还是违例

ZBO

jake 发表于 2023-5-12 10:38
能贴一下report吗？

抱歉  服务器截图不方便只能拍照。

domlion

SDC中定义衍生时钟了没有？

jake

ZBO 发表于 2023-5-12 00:25
有用 但还是违例

应该是时钟的ideal_network attribute在经过u_exu_clkgate里面的组合逻辑时丢失了。
加一句
set_ideal_network u_e203_clk_ctrl/u_exu_clkgate/clk_out