设为首页收藏本站
切换到宽版

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › vcs后仿真中怎么快速找出网表中的跨时钟域的第一级器件 ...
12
返回列表 发新帖
楼主: easonjake333

[求助] vcs后仿真中怎么快速找出网表中的跨时钟域的第一级器件屏蔽

[复制链接]
 楼主| 发表于 2024-10-30 14:15:14 | 显示全部楼层
lolina 发表于 2024-10-30 11:16
负责综合的同事通过写tcl脚本把cell提取出来
1. 自己设计的代码，就像回帖说的，包一个common模块，名字起 ...

好的，谢谢大佬分享
回复 支持 反对

使用道具 举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则


QQ|手机版|小黑屋|关于我们|联系我们|隐私声明|EETOP 创芯网 ( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2026-1-16 05:46 , Processed in 0.019783 second(s), 3 queries , Gzip On, Redis On.

Powered by Discuz! X3.5

© 2001-2026 Discuz! Team.

快速回复 返回顶部 返回列表