全芯片ESD静态检查方法和工具

jdxiaodai

zhangyang370281 发表于 2025-7-3 09:46
PERC Rule的问题在于版图要求较高，需要没有PG shorts，等检查时阶段都特别靠后了，且对于面积较大的芯片 ...

有很多检查，各block就可以做啊，不一定非要等TOP拼好了，才跑PERC，要在版图早期各阶段释放风险，最后TOP再看，基本就没啥问题

zhangyang370281

jdxiaodai 发表于 2025-7-5 22:10
有很多检查，各block就可以做啊，不一定非要等TOP拼好了，才跑PERC，要在版图早期各阶段释放风险，最后TO ...

block检查有很大的局限性，并不是所有的Block都有Bump（或Pad）和RDL，很多时候芯片的RDL和Bump实现放在芯片顶层实现的，尤其像CD（Full Mode）检查和互联实现方式密切相关，若Block无Bump（或Pad）和RDL，就没法准确定义ESD的释放电流的位置，检查出的数据也不够准确

Panda_Hui

我们用的pathfinder check电流分布，Rscalc check连线电阻

zhangyang370281

Panda_Hui 发表于 2025-7-16 16:09
我们用的pathfinder check电流分布，Rscalc check连线电阻

pathfinder check电流分布对于Bump和ESD数量很多设计，效率很慢，支持分布式运行但是效率也不高（而且容易崩溃），效率问题你们怎么解决的？Rscalc 这个工具没有用过，pathfinder 也能做电阻检查，这两个工具相比，Rscalc 有什么优势吗？

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