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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › SDRAM、DDR3、DDR4 verilog model
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楼主: 、窝里康

[资料] SDRAM、DDR3、DDR4 verilog model

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zdanny
发表于 2025-3-6 10:11:31 | 显示全部楼层
感谢分享
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发表于 2025-5-30 18:16:54 | 显示全部楼层
thanks
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skyze
发表于 2025-6-2 16:40:39 | 显示全部楼层
谢谢
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发表于 2025-6-3 11:49:50 | 显示全部楼层
非常好的资料
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发表于 2025-6-6 16:55:41 | 显示全部楼层
thanks
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发表于 2025-6-7 11:47:08 | 显示全部楼层
好人一生平安
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wlwjj
发表于 2025-6-7 12:13:51 | 显示全部楼层
谢谢分享
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发表于 2025-6-7 21:06:01 | 显示全部楼层
看看这个VERILOG模型的写法，是不是支持SPEC全部功能？
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发表于 2025-8-14 02:23:11 | 显示全部楼层
thanks for sharing
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iself
发表于 2025-8-16 09:46:27 | 显示全部楼层
谢谢分享，仿真正需要
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