以DAC为例介绍AMS-Design数模混合电路仿真方法(含代码)

john_123 · 发表于 2024-3-10 09:08:44

thanks

liuzhuozhuo · 发表于 2024-4-3 17:00:16

请问各位大佬，有没有对virtuoso的ams混仿比较熟的，有知道：混仿时有里添加了连接的库有L2E这种，但是一个verilog代码的输出没法传输入给另外一个相同代码的输入端口，是没有D -TO-D这种设置吗？本来以为是verilog编译里面irun.log里面有nostdout，但是第一级分频器的输出又能在仿真波形那里看见，我找了几天也没找到解决办法，
事情是这样的：在跑pll混仿的时候，开始都很正常，有一次加了一个新的23分频器的代码之后，就仿不成功了，几个级联的23分频器代码不能连接了，只有第一级23分频器有正确输出，从这之后的分频器在ADE L的仿真波形里都没有输出，导致整个pll环路不能正常工作，卡了好几天实在是不知道怎么改了（可以小偿拜托拜托）

李风正 · 发表于 2024-4-3 21:18:13

感谢！

binnq · 发表于 2024-4-7 15:23:53

感谢

超超0508 · 发表于 2024-4-8 16:51:42

试试

binnq · 发表于 2024-4-9 11:04:36

感谢

杰西卡 · 发表于 2024-4-12 08:32:05

感谢！

binnq · 发表于 2024-4-12 09:05:24

感谢

goto1tw · 发表于 2024-4-16 15:33:05

謝謝分享

rfic168 · 发表于 2024-5-6 18:27:03

下來看看?謝謝!

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