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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › SystemVerilog硬件设计及建模
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楼主: songxiayiqi

[资料] SystemVerilog硬件设计及建模

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发表于 2016-7-30 23:04:13 | 显示全部楼层
看一看，谢谢.
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发表于 2016-11-1 09:39:31 | 显示全部楼层
谢谢分享
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发表于 2016-11-1 16:25:58 | 显示全部楼层
好东西，看看
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发表于 2017-5-11 20:05:47 | 显示全部楼层
很不错的书
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发表于 2017-6-6 10:29:43 | 显示全部楼层
O(∩_∩)O谢谢分享
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发表于 2017-9-19 16:30:54 | 显示全部楼层
谢谢分享
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h9f3
发表于 2017-9-30 22:31:48 | 显示全部楼层
thanks
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发表于 2017-10-9 20:23:27 | 显示全部楼层
谢谢分析
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发表于 2018-4-4 17:47:41 | 显示全部楼层
回复 1# songxiayiqi


   SystemVerilog
硬件设计及建模
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luddle
发表于 2018-4-5 06:38:34 | 显示全部楼层
正需要呢~~~~
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