Verilog基本电路设计之二（时钟无缝切换）

yaphetszyj · 发表于 2016-9-8 22:06:42

突然之间觉得这里的信息量好大，学到了！！

李九阳 · 发表于 2016-9-10 10:51:52

找工作刚好用得着

guokaile0529 · 发表于 2016-9-14 19:43:48

多谢楼主分享，受益匪浅。

诠释幸福 · 发表于 2016-9-15 21:48:43

好好看看！！！！

诠释幸福 · 发表于 2016-9-15 23:04:22

花了波形图，才看懂了大部分，真心不错！！！！

amandafly · 发表于 2016-9-18 10:16:51

期待楼主的其他分享，我已经做成WORD，留下来好好学习了。谢谢，祝楼主您健康幸福！

转-轮-王 · 发表于 2016-9-19 18:22:41

复位完后，若选择信号一直为1或0，同步完的dly3信号是不是每经过延时时间就在0/1间变一次，为0的这段时间就没时钟信号输出？

我没逗你玩儿 · 发表于 2016-9-24 19:57:17

多谢分享～～受益匪浅～～～

silencefpga · 发表于 2016-9-25 19:37:34

great ! This is a classic circuit, a deep analysis

xiangpeis · 发表于 2016-9-26 16:17:13

学习了，感谢楼主。
还望继续多发这种贴子啊，我会追踪学习的。

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[原创] Verilog基本电路设计之二（时钟无缝切换）