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楼主: 没事乱弹琴

verilog hdl 和vhdl哪一个以后比较有用呀?请各位大侠指教

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发表于 2007-10-28 11:13:50 | 显示全部楼层
我个人认为,VHDL更直观,因为它并行、串行运行的程序一目了然,而VIELOG呢,它带有一些C的格式,看起来不是那么直观。
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发表于 2007-11-26 12:16:06 | 显示全部楼层
国内用Verilog的多,所以可以先学这个。
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发表于 2008-1-7 15:37:19 | 显示全部楼层
verilog hdl 比较常用,也比较有弹性,VHDL 比较结构化, 双方各有所长
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发表于 2008-1-9 23:20:58 | 显示全部楼层
IC,verilog用得多
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发表于 2008-1-14 09:21:14 | 显示全部楼层
一样。
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发表于 2008-1-17 11:34:43 | 显示全部楼层
感觉还是VHDL好用点
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发表于 2014-9-3 13:50:08 | 显示全部楼层
好啊!!!
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发表于 2014-9-3 13:51:00 | 显示全部楼层
好啊!!!
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发表于 2014-9-3 18:33:31 | 显示全部楼层
感觉verilog多,但个人觉得VHDL更严谨
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发表于 2014-9-11 13:12:44 | 显示全部楼层
用Verilog的比较多一些,VHDL更严谨一些。 欧洲的公司用VHDL的多。
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