verilog hdl 和vhdl哪一个以后比较有用呀？请各位大侠指教

爱如琴弦

我个人认为，ＶＨＤＬ更直观，因为它并行、串行运行的程序一目了然，而VIELOG呢，它带有一些C的格式，看起来不是那么直观。

东方之子yj

国内用Verilog的多，所以可以先学这个。

nickchen

verilog hdl 比较常用,也比较有弹性,VHDL 比较结构化, 双方各有所长

fzylijun886

IC，verilog用得多

jollyzhao

一样。

key8970

感觉还是VHDL好用点

sasso

好啊！！！

sasso

好啊！！！

idlechess

感觉verilog多，但个人觉得VHDL更严谨

emiryu

用Verilog的比较多一些，VHDL更严谨一些。 欧洲的公司用VHDL的多。