先进工艺的硬伤 -- leakage

王晦气

papertiger 发表于 2021-1-19 14:37
基本瞎扯。你可以反向bias。
40LL：
DFQV1:

14nm是finfet，

蔡斗

zhangyang370281 发表于 2021-4-28 18:59
FinFET下的先进工艺（14nm），由于栅极可以三个方向控制，你会发现漏电比平面工艺更小 ...

解答了我的疑惑

张江小IC

不好因噎废食，高端工艺晶体管数量急剧增加，即使单个DFF leakage数量不变，整体漏电也无法接受，势必要上其他功耗优化手段。 分为不同电源域，不用即关。解决问题就好。
SRAM的 Scaling ratio也是大问题，高端工艺不还是香喷喷。