你是用VHDL还是用Verilog HDL？

ziang_chen · 发表于 2014-3-20 18:55:09

VHDL吧，其他不会

whut_jin · 发表于 2014-3-21 09:28:03

当然用verilog啊，有C的基础

hnehc · 发表于 2014-3-21 10:07:41

必须是verilog

weifangwei86 · 发表于 2014-3-22 10:57:48

verilog好学些，工程大些的话还是倾向于VHDL

lin117 · 发表于 2014-3-22 11:09:24

hao a hao hao hoa

compasstech · 发表于 2014-3-25 01:10:32

这个，主要是由可编程器件开发工具决定的。
早期用AHDL设计CPLD，后来开发FPGA就逐渐改成Verilog了

okrongrong · 发表于 2014-3-29 10:18:20

VHDL还是好点吧

unbox · 发表于 2014-4-3 22:56:04

VHDL语法严谨。
不过目前好像verilog比较多。

轩爸 · 发表于 2014-4-4 22:56:41

单位上百人，绝大多数使用VHDL

这可能与工作环境以及学校里学的课程关系较大

yanda007 · 发表于 2014-4-6 22:45:18

现在普遍是用verilog的多了

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