Springer 2021年新书，ASIC设计与综合,RTL,Verilog

ID2007 · 发表于 2021-3-13 17:05:30

hai xing. kankan.

zhang9yeah · 发表于 2021-3-13 23:59:03

好东西，谢谢分享

virsim · 发表于 2021-3-15 08:51:36

谢谢分享

Byte2020SOC · 发表于 2021-3-17 14:20:22

谢谢

jfeta · 发表于 2021-3-18 08:34:02

thanks for sharing

jfeta · 发表于 2021-3-18 13:21:44

thanks for sharing

jimcmwang · 发表于 2021-3-19 16:38:00

ASIC Design and Synthesis. RTL Design Using Verilog by Vaibbhav Taraate (z-lib.org).pdf 11.14 MB, 下载次数: 368 , 下载积分: 资产 -4 信元, 下载支出 4 信元

tnaig · 发表于 2021-3-21 21:54:17

哎呦，不错哦

zhsh94 · 发表于 2021-3-22 07:39:50

谢谢分享

hughs · 发表于 2021-3-25 10:16:57

谢谢分享！

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[资料] Springer 2021年新书，ASIC设计与综合,RTL,Verilog