自己写的DDR2控制器（含PHY）在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

Timme · 发表于 2012-11-9 20:39:11

回复 Timme

Timme,你好。我想请教一下set_max/min _delay命令与set_net_delay max/min有什么区别？谢 ...
yaopingdian 发表于 2012-11-9 18:20

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在Quartus中， set_max/min _delay似乎只能拿来约束到寄存器的延时，而组合逻辑到组合逻辑的延时要用set_net_delay来约束。

yaopingdian · 发表于 2012-11-9 22:32:23

在Quartus中， set_max/min _delay似乎只能拿来约束到寄存器的延时，而组合逻辑到组合逻辑的延时要用 ...
Timme 发表于 2012-11-9 20:39

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Thanks！那么我们在做时序约束的时候，选择start_point与end_point是如何考虑的？对用get_cell还是get_pin搞不太明白。

dreamylife · 发表于 2012-11-16 10:47:45

楼主以前是否做过ASIC?

hcm608 · 发表于 2012-11-19 22:52:38

楼主太牛了, 长见识了

aaronzht · 发表于 2012-11-19 23:44:21

楼主大牛啊

kaiseradler · 发表于 2012-11-23 14:38:47

楼主共享你的工程吧？让我们学习学习啊

霡霂 · 发表于 2012-12-7 14:15:52

回复 27# Timme

mark 研究一下

momo0502 · 发表于 2012-12-7 17:29:14

新手上路，听了昏天暗地的，向楼主和各位大神学习！！！

jibu · 发表于 2012-12-10 18:06:39

相当给力啊，mark一下，以后用到了再看

yghanwuji · 发表于 2012-12-11 10:57:05

楼主讲讲调试时应该注意哪些方面吧？谢谢！

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