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[求助] 在一个给定的PVT下，使用PT写出sdf的max和min的值有差异 tianji1015 2017-3-27 02063 tianji1015 2017-3-27 16:10
[求助] 设计中存在inout端口类型，Verilog中使用三态门实现，问在DC综合时，该如何写约束 1027199631 2017-3-25 34402 FRANKLON 2017-3-27 14:09
[求助] 时序分析时出现大量removal违例，求解决办法 1027199631 2017-3-25 33934 bornforhappy 2017-3-27 13:58
[求助] 用hspace跑后仿怎么跑，环境怎么搭建 zhaoxvye 2017-3-27 01537 zhaoxvye 2017-3-27 11:33
[求助] 求助：带三态的设计DC和ICC的时候如何约束 FRANKLON 2017-3-27 11860 FRANKLON 2017-3-27 10:53
[求助] reset信号是否可以设置为false_path？ 1027199631 2017-3-24 64161 1027199631 2017-3-27 09:51
[求助] Prime Time中进行STA 时，analysis_coverage低的问题  ...2 1027199631 2017-3-23 164781 1027199631 2017-3-27 09:47
[求助] 随路时钟如何平衡时钟 conniezhou 2011-3-18 96979 生为鸿妍 2017-3-27 09:40
[求助] DC保存网表时，出现如下警告，是否可以忽略 1027199631 2017-3-25 27652 1027199631 2017-3-27 09:35
[求助] 以下情况是否需要create_genarated_clock，求解疑 1027199631 2017-3-24 42694 1027199631 2017-3-27 09:29
[求助] set_min_delay如何用来产生inverter chain lwj930609 2017-3-22 32511 出尘入世 2017-3-26 11:46
[讨论] 在PR的过程中，应该什么时候加spare cell? xingyun666666 2017-3-16 84298 hongzhiliao 2017-3-25 18:58
[求助] 求助 旧伤痕love 2017-3-24 01926 旧伤痕love 2017-3-24 16:54
[求助] encounter drc violation有什么解决办法  ...2 kingnan 2013-6-14 1512883 地古牛 2017-3-24 10:32
[求助] 在做整个chip的STA时，读入各block的spef，发现各block的接口处延迟计算会变大 tianji1015 2017-3-22 32097 tianji1015 2017-3-23 17:02
[求助] 两个Function Clock 通过同一个MUX sdc 要如何设定 天天快乐49 2017-3-20 32672 天天快乐49 2017-3-22 13:12
[讨论] memory internal power优化 dyslmt 2017-3-21 22610 dyslmt 2017-3-22 11:59
[求助] 我安装的pt能成功启动，但是不能使用nWave. hurrywork 2017-3-17 11782 ztx9431 2017-3-22 11:06
[讨论] 添加welltap cell的作用  ...2 wu_xiaolin_110 2011-2-23 1125118 生为鸿妍 2017-3-22 08:27
[求助] master clock 和 generated clock 之间的cts jiazhang 2015-7-11 32775 enjoy545352 2017-3-21 22:58
[求助] APR后的.v用v2lvs命令生成.cdl .sp进行lvs 出现的疑问 张馨然 2017-1-18 87312 生为鸿妍 2017-3-21 20:11
[求助] ICC导出网表net名和显示的不一致求解 FRANKLON 2017-3-15 31787 FRANKLON 2017-3-21 17:33
[求助] 关于decap_cell的作用 take1115 2017-3-21 23160 take1115 2017-3-21 15:27
[求助] fm启动问题 - [悬赏 100 信元资产] cctabps 2016-6-5 12289 cctabps 2017-3-20 18:52
[求助] 各位帮我看看这是怎么回事,ICC,PAD 螺丝钉871227 2013-1-21 53525 刺客无痕 2017-3-20 17:28
[求助] clock的uncertainty -hold、transition、latency的值该设置为多少？是如何确定的？ 1027199631 2017-3-18 11824 1027199631 2017-3-20 17:04
[讨论] remove_route_by_type -shield xingyun666666 2017-3-20 11714 jingtian0317 2017-3-20 16:59
[讨论] chip level时如何处理analog block的timing问题 kook309 2012-6-29 65488 欣轩0302 2017-3-20 14:28
[招聘] 科胜讯后端设计师招聘 Kidi2017 2017-3-19 01941 Kidi2017 2017-3-19 20:52
[求助] 做DC的lab9遇到的问题 547420883 2017-3-19 01603 547420883 2017-3-19 11:52
[求助] how to assign pads to a sub-block layout. henry_wangjj 2011-7-12 93396 sunilrirt 2017-3-18 00:35
[求助] 有没有用nanotime提取SRAM时序经验的？ lei6042 2016-3-31 22547 lvfeng308 2017-3-17 15:17
[求助] encounter读取sdc文件的问题 hbbdlx 2012-7-26 96298 rauljin 2017-3-17 14:46
[活动] 列队欢迎 陈涛 ！！  ...2345 idbi 2011-6-8 4219553 高小高 2017-3-17 09:26
[求助] decap filler一定要加？ 何时加？ 加何处？ 加多少？ 能完全替代std filler？  ...2 chris_li 2011-12-19 1616115 高小高 2017-3-17 08:19
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