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查看: 4398|回复: 3

[求助] 设计中存在inout端口类型，Verilog中使用三态门实现，问在DC综合时，该如何写约束

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发表于 2017-3-25 16:12:17 | 显示全部楼层 |阅读模式
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发表于 2017-3-26 11:16:32 | 显示全部楼层
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 楼主| 发表于 2017-3-27 09:40:34 | 显示全部楼层
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发表于 2017-3-27 14:09:47 | 显示全部楼层
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