数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31160|排名: 32

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 106 107 108 109110111 112 113 ... 891 / 891 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[解决] 基于FPGA高精度TDC设计精华3 ...2 3 4 5 6..7	coyoo 2013-2-18	6447853	霍格沃兹 2022-5-9 16:40
[求助] 异步FIFO空满判断逻辑是否是唯一的呢？	come_on_sn 2022-5-7	42186	come_on_sn 2022-5-9 15:47
[求助] 求助！DC综合的时候显示Power kit的Buf和Inv单元显示没有primary PG pin	三岁就十分拽 2022-5-1	52625	三岁就十分拽 2022-5-9 10:45
[求助] DC综合一个模块后，怎样写出.db文件	河源皮 2017-11-7	54463	浩然若枫 2022-5-9 09:40
[求助] 求一个lattice diamond的license	aya 2016-11-18	12488	kharthik 2022-5-7 14:36
[求助] VCS后仿真问题 - [已解决]	张奇 2022-5-6	23086	张奇 2022-5-7 10:52
[求助] 对一个1bit的信号，实现对这个信号高电平中心点的检测，verilog实现 - [悬赏 500 信元资产]	sxg1647606637 2022-5-7	42280	sxg1647606637 2022-5-7 09:22
[求助] 新手求助	dingzhouzhou 2022-5-5	13226	liteng1123 2022-5-6 17:47
[求助] 对一个1bit的信号，实现对这个信号高电平中心点的检测，verilog实现	sxg1647606637 2022-5-6	01633	sxg1647606637 2022-5-6 16:52
[求助] Display port	MR.vol 2022-5-6	01648	MR.vol 2022-5-6 14:04
[求助] 求帮忙看一下UPF综合的问题	三岁就十分拽 2022-4-29	42423	三岁就十分拽 2022-5-5 20:54
[招聘] 寻求一名数字IC 设计工程师	msr2573 2022-5-5	02030	msr2573 2022-5-5 18:32
[求助] synplify2015.03破解版破解crake工具到期了，咋整啊？有大佬还能用这个版本吗？	xiaohaolaoda 2020-4-17	45633	jjkbbq 2022-5-5 16:16
[求助] 11111111111	jiangpengpeng 2022-5-5	11940	jiangpengpeng 2022-5-5 15:59
[求助] 用cadence icfb 批量生成symbol	gammer 2015-5-3	23137	lxy_h 2022-5-5 13:55
[求助] 时序约束的问题	nullptr 2022-5-4	32527	nullptr 2022-5-5 13:10
[求助] 请问 linux 主线里的 xilinx pcie 驱动对应 xilinx 的哪个 ip?	CriticalArch 2022-5-4	01887	CriticalArch 2022-5-4 23:58
[求助] modelsim 前仿波形中的毛刺 - [已解决]	Emiriatan 2022-4-29	63888	Emiriatan 2022-5-4 11:17
[求助] 寻求基于FPGA（语言verilog）研究生毕设课题推荐	zuihoude3hao 2018-3-7	83546	dzkjdxxb2021 2022-5-3 10:02
[求助] DDR dual channel feature问题	andy9972 2022-3-24	22033	qin_hawk 2022-5-2 11:16
[求助] 流水线设计的时候，为什么在写回阶段要发生在时钟下降沿？	追乐人66 2022-5-1	01873	追乐人66 2022-5-1 16:38
[招聘] （高薪，机会难得）内推数字设计，地点广州	3lll 2022-5-1	02127	3lll 2022-5-1 14:33
[求助] 急求国密SM2的签名验签代码，Verilog的	faxfax 2022-4-29	22284	leadway1314 2022-5-1 00:06
[讨论] 为什么数字设计大家都用 DC＋VCS，而不用NC＋RTL COMPILER／GENUS ？	nulll 2016-9-23	94493	andyme 2022-4-30 21:27
[求助] 请问在ISE环境下，可以用什么方法给客户提供仅用于仿真评估而不能综合实现的IP？ ...2 3	innovation 2021-9-13	225741	wsmysyn 2022-4-30 20:02
[讨论] 常用的verilog综合工具	singoryoung 2014-8-12	46137	AlexS 2022-4-30 11:31
[求助] 紧急求教，应届生offer选择 - [悬赏 50 信元资产] ...2	hqklawliet 2022-4-9	155657	jamesjie 2022-4-29 17:14
[求助] NClaunch 打开之后cds.lib文件区域各个文件没有下拉菜单，以至于无法查看编译的module文件.....	matao5 2022-4-29	01707	matao5 2022-4-29 15:58
[求助] 上海lattice芯片学习	leo_domino 2017-9-23	53073	DALI2022 2022-4-29 15:00
[求助] 为什么同一个器件CCSN和NLDM里面的漏电功耗相差这么大？	janlesion 2022-4-28	11915	janlesion 2022-4-29 12:05
[求助] 针对hierarchy case的加载问题	luojh19960316 2022-4-29	02115	luojh19960316 2022-4-29 11:36
[求助] 请教一个VCS和vivado版本匹配的问题	lijias20 2020-7-23	95757	etop小星星 2022-4-28 17:35
[求助] fpga可以验证自己写的接口嘛？	Aden_zhang 2022-4-28	51919	Aden_zhang 2022-4-28 16:06
[讨论] 数字iC设计中不同阶段的review主要关注什么	zjiankui 2021-9-22	12197	dodoee 2022-4-28 15:41
[求助] FPGA的接口验证问题	C_handle_R 2018-11-16	73089	Love24 2022-4-28 15:35

1 ... 106 107 108 109110111 112 113 ... 891 / 891 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31160|排名: 32

快速发帖

浏览过的版块