在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] 用simulink仿真sigma delta调制器的数字抽取滤波器时,输出信号的幅值周期性震荡 新人帖 - [已解决] SheepVillage 2024-11-18 51115 SheepVillage 2024-11-19 19:37
[原创] FPGA资源激增 新人帖 Dawnt 2024-11-19 0755 Dawnt 2024-11-19 10:01
[解决] 提问一个Cadence virtuoso算器函数的功能。 新人帖 呼哈啦 2022-7-18 74860 its_aleix 2024-11-19 09:15
[讨论] 讨论一下xilinx vivado使用版本情况,寻找最稳定版本,谢谢大家  ...2345 id1563662788 2020-4-9 4550107 wangwy 2024-11-19 08:33
[求助] IIR滤波器问题。 - [悬赏 100 信元资产] limeng961010 2024-11-18 2750 limeng961010 2024-11-18 15:38
[求助] 博士生科研疑惑  ...2 Velsuked 2024-11-14 142157 数学必考150 2024-11-18 14:22
[资料] 数字IC/FPGA设计验证课程视频 asic_service 2024-9-13 31944 sun029 2024-11-18 09:56
[转贴] DW_minmax的实现 要你命3000 2020-4-19 55171 rvisk 2024-11-18 08:42
[资料] 基于FPGA的数字频率器设计 869436824 2017-2-8 22557 casejob 2024-11-17 01:52
[求助] 状态机,数字电路,FPGA  ...2 jiang-- 2016-7-31 104289 casejob 2024-11-17 01:50
推荐一本书《数字信号处理的FPGA实现》  ...23 walkman416 2007-3-25 249083 casejob 2024-11-17 01:47
[求助] FPGA产生高速并行数字信号 icdesigner_ee 2013-3-13 73095 casejob 2024-11-17 01:41
[资料] 数字IC前端/FPGA设计_技术交流总结  ...2 asic_service 2020-11-27 116665 casejob 2024-11-17 00:14
[求助] 通过FPGA使用AD/DA模块处理数字信号的问题 lkycamel 2021-11-2 52733 casejob 2024-11-17 00:13
[求助] FPGA 软件无线电 FM FSK 数字下变频 汉白雪玉 2016-4-6 63359 casejob 2024-11-16 23:45
初学FPGA数字信号处理 用哪本书啊?  ...2 dhz003 2009-4-30 185816 casejob 2024-11-16 22:10
[求助] Altera cycloneIII FPGA中自带锁相环是数字锁相环吗? wjfblack 2010-1-12 54274 casejob 2024-11-16 22:07
[求助] FPGA实现可变带宽数字滤波器 wangbo19852008 2014-9-15 84257 casejob 2024-11-16 21:04
[求助] 基于FPGA中8051IP内核的数字电子钟的设计 易常居士 2015-5-11 42981 casejob 2024-11-16 21:03
数字IC/FPGA培训 paperfly 2008-9-13 84828 casejob 2024-11-16 20:41
[资料] 《FPGA_数字电子系统设计与开发实例导航》 zxopenwgb 2016-9-19 94779 casejob 2024-11-16 17:00
[求助] Verilog 模块复用求助 wjdb3 2024-11-13 51021 kk316 2024-11-16 00:38
[资料] 搜集的UPF资料 147107186s 2023-7-25 32022 hxy2018 2024-11-15 18:11
[求助] RTL 代码加扰,工具与思路?  ...2 wuzl423 2019-11-11 1719420 RS9110 2024-11-15 16:25
[原创] 不可忽视的verilog零延迟 jackiexiuyi 2018-3-15 76962 charleszh 2024-11-15 11:16
[资料] python硬件设计库MyHDL  ...23456..18 iNostory 2017-12-7 17666428 吕归尘 2024-11-14 18:17
[资料] Cortex M0 IP (完整 Verilog Code) dodoee 2024-9-3 12161 Scriabing 2024-11-14 15:22
[求助] spyglass的sdc问题 ilmkduse 2024-11-4 41192 ilmkduse 2024-11-14 14:54
[解决] 项目外包:用FPGA实现DP接口转eDP接口  ...2 fzfh1219 2020-5-25 1610169 yuzhouyouling 2024-11-14 11:16
[转贴] 怎样预测FPGA开发板用到的逻辑单元的数目 新人帖 michaelwangwin 2024-11-14 1611 菜鸟要飞 2024-11-14 10:02
[解决] RedHat rhel 6.7 firefox 启动不了。报错: /usr/lib64/libxul.so: undefined symbol: PL_SizeOfArenaPoolExcludingPool 新人帖 zjmcc 2020-4-30 97413 purist 2024-11-14 09:50
[求助] 请教 一下XILINX 官方网站提供的ZYNQ zc702_Schematic 原理图 用什么软件打开啊  ...2 chenpenghjh3 2013-7-30 1413822 sensorsky 2024-11-13 20:16
[求助] synopsys里面的时钟约束怎么设置? orientview 2024-11-13 0474 orientview 2024-11-13 18:38
[讨论] max_capacitiance violation scutlee 2024-11-13 1616 Quinn714 2024-11-13 16:12
[资料] hdmi时序理解 羽无芯 2021-1-19 07117 羽无芯 2024-11-13 15:36
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2026-1-13 10:25 , Processed in 0.070226 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块