在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] 数字前端综合的一些问题 你吃不吃火锅 2024-10-16 31617 goaheadxxt 2024-10-18 16:44
[原创] faraday的SRAM引脚功能?TMCK DVSE DVS 四十五度向下 2024-10-18 0774 四十五度向下 2024-10-18 16:16
[求助] spyglass fatal 求助大佬指教! 新人帖 FinnIC 2023-12-26 42559 jilinwjx 2024-10-18 15:56
[求助] STA setup/hold violation:clock network delay引起  ...2 Patrick0809 2024-10-16 122245 upsidedown 2024-10-18 15:42
[原创] Altera项目移植到Xilinx任务 新人帖 xuyangfirst 2024-10-15 11008 zjwsh001 2024-10-18 10:32
[求助] SRAM的write through 和 write assit是什么意思? 四十五度向下 2024-10-17 21228 四十五度向下 2024-10-18 09:35
请教一下DC中target_library和link_library的区别?  ...234 craftfox 2004-9-8 3527642 日晨难再 2024-10-18 00:16
[求助] 插值 cic 输出低频噪声很高 遇见爱0107 2024-10-17 0732 遇见爱0107 2024-10-17 17:47
[求助] 五级反相器环振,占空比为什么这么不好看,有没有解决办法 IC_Ezreal 2023-8-28 21754 lanely 2024-10-17 17:18
[求助] DC编译中的design rule cost 追天鹅的青蛙 2010-11-13 511918 胡了 2024-10-17 15:57
[求助] CRC 计算问题 新人帖 ann倩 2024-10-15 4888 ann倩 2024-10-17 13:51
[求助] conformal 设置哪些点不去verify 的命令是啥 - [已解决] shangyuanbo 2024-10-17 1850 温柔阴影 2024-10-17 11:01
[求助] 为啥我在cadence617中写的verilog生成不了symbol 新人帖 infinity233 2024-10-15 21044 infinity233 2024-10-16 19:33
[讨论] AXI 4的Non-modifiable transactions 硅下亡魂 2024-10-11 2867 硅下亡魂 2024-10-16 16:59
[求助] 两个独立的license同时启动  ...2 dabenzhong 2012-2-6 129815 xyz103053 2024-10-16 12:42
[求助] 关于使用virtuoso/ams进行数模混仿,但是全命令行 新人帖 nomercy 2024-10-15 11210 zenghan0323 2024-10-15 17:13
[原创] 特权同学倾情奉献9G海量FPGA学习资料(这是最新版,希望版主删掉原来的)  ...23 rousong1989 2014-7-16 209401 jiangnaner 2024-10-15 14:14
[求助] fpga大批量烧录方法 福生无量 2024-10-15 2936 福生无量 2024-10-15 13:10
[求助] 急求DW_axi_x2x databook 新人帖 menggujibaren 2023-11-9 32277 gongchengshi330 2024-10-15 10:56
[求助] UPF设计中Formality对于Retention Register比对老是过不了  ...2 三岁就十分拽 2022-8-9 105254 zupreme 2024-10-15 10:07
[讨论] 有了解蒙哥马利模乘的么 scutlee 2024-10-14 0640 scutlee 2024-10-14 23:18
[原创] Digital Design and Computer Architecture(教材)  ...2 艾艾小阳 2021-4-15 124352 zhb9103 2024-10-14 21:03
[求助] 求 JESDEC SDRAM SDR spec lewis.l.l 2024-10-14 0569 lewis.l.l 2024-10-14 18:53
[求助] 谁有JEDEC standard:sdr sdram specification,能分享一下吗 licong0601 2010-10-13 15093 lewis.l.l 2024-10-14 17:31
[求助] VDD VSS yuanpin318 2024-10-14 3966 zero_0 2024-10-14 15:45
[原创] 孩子都能学会的FPGA:第十一课——基于握手机制的跨时钟域同步 chdaj58 2023-11-29 22672 ic886 2024-10-14 15:31
[求助] vivado布局布线,cpu和内存占用率 Darnew 2024-10-13 41549 Darnew 2024-10-14 15:16
[求助] CIC滤波器 maxer2333 2024-10-14 1665 满嘴谗言 2024-10-14 10:29
[讨论] DDR 的ECC能纠正单bit错误,那么多bit错误呢  ...2 scutlee 2024-3-23 112411 xinb 2024-10-13 22:52
[原创] verilog编辑器 配置 实时语法检查 my2817 2019-4-10 86303 my2817 2024-10-13 21:46
[求助] 如何理解DMA linklist mode下,pcs-ccs-cb-tcb的模型呢? viviy 2024-10-13 0789 viviy 2024-10-13 18:44
[讨论] spyglas时钟过少被当成0了 scutlee 2024-9-11 1817 loglong 2024-10-12 20:16
[原创] 卖芯片数据- 加企鹅:674762564 ip_qq3010583137 2024-10-12 1853 tangyaoyun 2024-10-12 17:21
[求助] DFT设计串chain时clockgate如何设计 jinfeier 2024-10-10 5950 jinfeier 2024-10-12 14:46
[原创] SF-CY3 FPGA套件开发指南Ver7.10 (by特权同学) rousong1989 2014-7-25 12495 lmyyjx 2024-10-12 13:50
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2026-1-13 12:02 , Processed in 0.062783 second(s), 8 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块