在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
登录 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[求助] ISE FIFO核使用时full和empty同时为1 模拟学习者 2016-4-20 27378 模拟学习者 2016-4-21 12:38
[求助] 【求助】hspice 不能生成 ‘.sw' 文件 想吃就喝 2016-4-21 01677 想吃就喝 2016-4-21 11:43
[求助] fpga可以用c语言进行解微分方程吗 - [悬赏 200 信元资产] 西柚 2016-4-18 43212 sgj821 2016-4-21 10:26
求助:dc中的 library compiler怎么创建.db文件 wallacebooth 2006-9-12 77812 spreadtrum.paul 2016-4-21 09:52
[求助] 看看下面的程序哪里的语法错误 甲壳虫 2016-4-20 12578 daviehj 2016-4-21 08:56
[求助] FPGA刚刚入门,以后如何提高 xukawendi 2016-4-17 72756 574920045 2016-4-21 08:48
[求助] Xilinx GTP 设计 louity 2016-4-19 22987 Alterwood 2016-4-20 20:53
[原创] 白啃了一个月书,早知道就看这FPGA视频了 mdykj33 2016-4-20 01859 mdykj33 2016-4-20 15:35
[求助] Verilog 里reg型变量出现multiple driver,修改后代码不工作 xinjian87 2016-4-20 25584 choplin 2016-4-20 11:14
[原创] 基于FPGA的高速LVDS数据传输 axpro 2014-8-10 12871 ice-river 2016-4-20 10:40
[求助] 关于PCIE DMA操作的一个疑问 myhedwig 2016-4-14 32744 myhedwig 2016-4-20 10:40
[讨论] 把sdram(ddr) controller挂在qsys系统外或内有什么区别吗 gothinkbig 2016-4-20 02343 gothinkbig 2016-4-20 10:38
[求助] xilinx mig核的mask怎么用,哪位可以帮帮忙实在不懂 zxctja 2016-4-18 62596 choplin 2016-4-20 10:02
[求助] 求教,在DC综合后的网表文件怎么导入到PT中进行时序分析  ...2 hxfwdzx 2010-11-2 197770 williamliwei 2016-4-20 08:49
[讨论] 请教,从spec 到 RTL design lhw 2016-4-12 53697 董小三 2016-4-20 06:24
[讨论] ddr 董小三 2016-4-14 32007 vvtt 2016-4-19 23:24
[原创] 请教vivado无法设置out of context atlandis 2016-4-19 01754 atlandis 2016-4-19 20:39
[求助] 求助quartus gate_level_sim icicer 2012-9-21 67075 shwnyoo 2016-4-19 18:41
[讨论] 刚学VCS 看了一些它的ucli的文档,想问问需要学学TCL语言吗 xmffsf 2011-12-27 57456 hzdzkjly 2016-4-19 16:29
[讨论] V7 PCIE DMA求助 cp南园 2016-3-24 42690 choplin 2016-4-19 16:17
[求助] PCIE设备的加载时间问题 nothing92 2016-4-15 44241 choplin 2016-4-19 16:12
[招聘] 北京神州龙芯集成电路设计有限公司招聘IC前端设计工程师 shenzhou2015 2016-4-8 34087 choplin 2016-4-19 15:59
[求助] modelsim中调用ISE的ipcore出错 daneast 2016-4-19 01076 daneast 2016-4-19 15:07
[求助] 求解释MPA算法的基本原理 MOTOOOOO 2016-4-19 01612 MOTOOOOO 2016-4-19 10:50
[求助] 哪位用过xapp1052 bus master dma li869725671 2016-4-19 02111 li869725671 2016-4-19 10:14
[求助] ISE 14.6 自带CAN IP 疑问 fanwei0722 2015-5-30 12450 liyan_xj 2016-4-19 10:06
[求助] FPGA时钟输出问题 勤劳的小男人 2016-4-18 22063 勤劳的小男人 2016-4-19 09:50
[求助] ISE在使用时出现了一个奇怪的问题。 小望怕水 2014-2-28 67925 zhangbinsniper 2016-4-18 22:03
[讨论] 高速峰值检测模块求问 battyson 2016-4-18 22496 harry_hust 2016-4-18 14:37
[求助] rom的IP核 龚锋 2016-4-18 13385 harry_hust 2016-4-18 14:32
[求助] 关于QSYS中NIOSII里的Reset和Exception Vector无法使用mem的问题 gothinkbig 2016-4-18 12023 gothinkbig 2016-4-18 12:09
[求助] 请问如何使用synplify pro查看时序违例的路径 kmmy 2016-4-16 23110 kmmy 2016-4-18 10:17
[求助] xilinx NGCBuild NGDBuild中的-p参数 marginall 2016-4-15 22395 marginall 2016-4-18 08:34
[原创] cadence的license cwang123 2016-3-26 22483 tom0626 2016-4-17 22:44
浅谈VHDL/Verilog的可综合性以及对初学者的一些建议 [网上看到的资料]  ...23456 瓦片小屋 2006-10-8 5318646 吴国耀 2016-4-17 01:04
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备11010502037710 )

GMT+8, 2026-6-16 03:48 , Processed in 0.195341 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块