数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31160|排名: 32

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[求助] verilog hdl语言，小问题求助，关于高阻态。	shuaizhang159 2011-12-24	34567	shuaizhang159 2011-12-24 16:01
[原创] .18制程芯片外部通过pad向clock tree灌入100M左右的时钟可行不？	chenzhao.ee 2011-11-15	11819	luo147258 2011-12-24 15:41
请问为什么要用独立的电路综合软件如synplify呢?	bluerainbow 2004-3-8	53458	kingmemory 2011-12-24 13:18
[求助] 关于状态机被综合掉的问题	greenapl1985 2011-12-24	13552	vongy 2011-12-24 11:36
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[求助] 设计一任意序列检测器(待测序列右移串入/并出）波特率9600	893198256 2011-12-23	01976	893198256 2011-12-23 16:52
[求助] verilog按要求分频和调节占空比。新手，感觉问题比较复杂，请高手点拨。	cococenstar 2011-12-21	95618	wyj_whu 2011-12-23 14:30
[求助] ASIC/FPGA功耗估算中的翻转率问题	ishock1 2011-11-24	57481	杀猪的日子 2011-12-23 13:24
[求助] 新手求助，诸如perl、tcl这些脚本在FPGA/ASIC开发中有什么用啊？ ...2 3	nishuiqiqiu 2011-1-30	2612357	杀猪的日子 2011-12-23 13:20
[求助] 建立时间不够的话会出现什么问题，如何解决。保持时间不够怎样解决？	hxc7206043 2011-12-16	96812	杀猪的日子 2011-12-23 13:12
[讨论] FPGA在多大的时钟下会频繁遇到时序收敛问题？	asyou 2011-11-23	83128	杀猪的日子 2011-12-23 12:58
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[求助] verilog代码信号同步问题	longjilb 2011-12-20	42451	bunengwang 2011-12-21 12:59
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