请教一个关于晶振和PLL jitter的问题！

feiyufox

jitter怎么测量？

doom2011

jitter 占时中周期百分之多少算是合格啊？谢谢回答？

ericking0

PLL和晶振的关系

PLL的输入->输入的相位的传递函数是低通，所以如果晶振的高频phase noise就被咔嚓了
但是PLL本身的VCO肯定也会引入phase noise


PS：phase noise从某种意义上说和jitter其实是一个东西的不同描述方式

lakeoffire

jitter 有多种不同的 measurement. 比如cycle-to-cycle jitter， 等等。

lakeoffire

jitter 是时域描述，用于digital 或者optical 电路，噪声影响主要在触发沿过零点。phase noise 是频域描述，多用于RF transceiver等等。

lwjee

PLL 对参考频率进行了过滤，主要滤除了REF的高频noise；但是VCO的高频Noise对PLLjitter影响很大。从时域来看，OSC的时钟短时间内或者C2C jitter都很小，但长时间的jitter很大，而PLL相反。现在ring VCO的PLL jitter一般几个Ps到几十个Ps，LC-VCO的可以做到Ps以下，甚至几十Fs。

ygchen2

   

PLL 对参考频率进行了过滤，主要滤除了REF的低频noise；但是VCO的高频Noise对PLLjitter影响很大。从时域来看 ...
lwjee 发表于 2012-11-11 10:03

                               
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好象PLL环路应该滤掉的是参考钟高于PLL带宽的噪声吧。。。而且VCO噪声影响最大的频带也是PLL带宽附近--很高频部分也应该会被滤掉的吧。。。

lwjee

回复 17# ygchen2


    我错了。

ipmsn5

PLL的环路可以把晶振的高频噪声滤波，所以锁相环可以把晶振的噪声滤掉一些
另外，锁相环比较容易的达到<2ps jitter的，（rms），
我们做高速锁相环的时候2ps还是比较容易达到。

lize_1980

回复 1# fuyibin


    好问题，求回答！