两个VerilogA模块之间连接的错误

flywb · 发表于 2010-8-24 09:47:54

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本帖最后由 flywb 于 2010-8-24 09:49 编辑

我现在做DA的仿真，用verilogA写了两个模块，一个是11位ADC，一个是DAC的INL检测模块，将ADC输出的11位与检测模块输入的11位相连，仿真出现错误：这相连的11条线短路，我上网查了下，好像说是 verilogA模块相当于没有内阻，所以相当于两边都与地相连了，所以报了短路，请问是这样吗？？那如何解决呢？？网上好像有说加电流控制电压源CCVS，具体该怎样做？谢谢大家指导～～

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