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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题
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楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

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发表于 2013-9-16 17:36:46 | 显示全部楼层
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inter211
发表于 2013-9-16 19:13:25 | 显示全部楼层
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wsy979
发表于 2013-9-21 00:12:50 | 显示全部楼层
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pgdn
发表于 2013-11-11 13:04:35 | 显示全部楼层
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发表于 2013-12-14 09:44:10 | 显示全部楼层
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ohyaq
发表于 2013-12-15 19:20:02 | 显示全部楼层
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发表于 2013-12-30 00:05:10 | 显示全部楼层
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aceafei
发表于 2014-2-26 14:20:55 | 显示全部楼层
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ja5623
发表于 2014-3-4 11:15:01 | 显示全部楼层
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发表于 2014-4-27 13:35:33 | 显示全部楼层
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