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[求助] verilog与VHDL语言那个有利于设计实现？

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发表于 2011-10-5 23:31:53 | 显示全部楼层 |阅读模式

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发表于 2011-10-5 23:39:39 | 显示全部楼层
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 楼主| 发表于 2011-10-6 10:08:26 | 显示全部楼层
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发表于 2011-10-6 17:06:35 | 显示全部楼层
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发表于 2011-10-6 19:51:02 | 显示全部楼层
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发表于 2011-10-7 13:29:10 | 显示全部楼层
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 楼主| 发表于 2011-10-7 13:40:09 | 显示全部楼层
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发表于 2011-10-8 09:09:29 | 显示全部楼层
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发表于 2011-10-8 13:15:21 | 显示全部楼层
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发表于 2011-10-11 10:15:52 | 显示全部楼层
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