该学哪门语言？SystemVerilog VS SystemC

笑泪 · 发表于 2014-6-10 23:02:08

个人觉得SV

guodaqn · 发表于 2014-7-20 16:46:27

对这两种语言不了解

suntreekim · 发表于 2014-8-13 03:10:46

很多大公司好像都用SV

yucaoxilin · 发表于 2014-8-22 13:01:56

在学SystemC，做建模……

danielran · 发表于 2014-8-22 14:49:34

顶贴只为下载，喔喔呵呵

Estatic进灰 · 发表于 2014-8-25 15:23:38

顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶

HJBB · 发表于 2014-11-17 13:08:49

只会VHDL

ZQlinky · 发表于 2014-11-18 21:39:13

每天逛逛论坛涨姿势~

glife · 发表于 2014-11-22 14:20:27

systemc 主要还是用于建模吧，验证方面还是systemverilog顺手一点，和verilog也有很多共同的地方，学起来更容易一些

df_lala · 发表于 2014-11-30 16:18:15

个人推荐用SV，趋势所向

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