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[求助] RTL原理图中，WideOr不能引出三根线吗？

cyberly cyberly 当前离线积分 356 IP卡狗仔卡	发表于 2012-11-5 01:21:19 \| 显示全部楼层 \|阅读模式
cyberly cyberly 当前离线积分 356 IP卡狗仔卡	相关帖子 • DC综合时存在unconstrained的reg该怎么改脚本 • negedge rstn问题 • 请教个小问题 • verilog 语句阻塞和非阻塞赋值疑惑 • 求助：DC合成时MUX无法使用指定的cell • 新手求助，Verilog实现硬件上的脉冲延时~求解答，万分感谢 • 请问，如何在Verilog内硬件上实现脉冲信号延时？ • 新人求助 • 模块中的function能否改写成always块？ • 关于时序分析，时钟输出延时
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tjzcl tjzcl 当前离线积分 3023 IP卡狗仔卡	发表于 2012-11-5 09:07:18 \| 显示全部楼层
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cyberly cyberly 当前离线积分 356 IP卡狗仔卡	楼主\| 发表于 2012-11-5 11:27:13 \| 显示全部楼层
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tjzcl tjzcl 当前离线积分 3023 IP卡狗仔卡	发表于 2012-11-5 21:10:49 \| 显示全部楼层
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Timme Timme 当前离线积分 5621 IP卡狗仔卡	发表于 2012-11-5 21:34:50 \| 显示全部楼层
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cyberly cyberly 当前离线积分 356 IP卡狗仔卡	楼主\| 发表于 2012-11-5 23:55:44 \| 显示全部楼层
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Timme Timme 当前离线积分 5621 IP卡狗仔卡	发表于 2012-11-6 00:08:36 \| 显示全部楼层
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cyberly cyberly 当前离线积分 356 IP卡狗仔卡	楼主\| 发表于 2012-11-6 00:22:02 \| 显示全部楼层
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