异步时钟

XIDIANCAD2

我的设计用了一个外部master clock信号CLK，在RTL设计时把CLK信号做了一个4分频得到clk1，一个7分频得到clk2。按常理CLK、clk1、clk2应该是同步的。那在PT对设计进行STA分析时，是不是不需要在clk1、clk2、CLK之间设置set_false_path了？

chrisyl

我觉得，如果你认为这三个时钟会有交叠且这种交叠是设计需要的，就不用设false path；如果有交叠但不是设计需要的，可以设false path，减少时序问题。不知道对不对啊

lc113xd

恩，应该要看clk1，clk2，CLK之间的路径是不是设计需要的，不需要的话就设置成false_path ，否则不能设置的。