clk and generated clk

XIDIANCAD2 · 发表于 2012-11-6 16:29:49

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时钟信号CLK的generated信号是clk1,那么在DC约束时，是不是需要对CLK和clk1都设置 set_clock_latency、set_clock_uncertainty、set_clock_transition呢？还是只需对CLK设置set_clock_latency、set_clock_uncertainty、set_clock_transition就行了？好像听说CLK的latency、uncertainty、transiton会自动传给clk1.不知道对不对。

205207033 · 发表于 2012-11-6 20:00:13

1. 不会传递.
2. set_clock_uncertainty、set_clock_transition 要.
3. set_clock_latency特定情况特定分析。

XIDIANCAD2 · 发表于 2012-11-7 17:55:44

回复 2# 205207033

1. 不会传递.
2. set_clock_uncertainty、set_clock_transition 要.
3. set_clock_latency特定情况特定分析。

是不是改成
1. 不会传递.
2. set_clock_latency、set_clock_transition 要.
3. set_clock_uncertainty特定情况特定分析。

陈涛 · 发表于 2012-11-8 13:57:52

1. 有些会，有些不会传递.
2. set_clock_uncertainty要.
3. set_clock_transition ，set_clock_latency特定情况特定分析。

XIDIANCAD2 · 发表于 2012-11-8 14:12:49

回复 4# 陈涛

3. set_clock_transition ，set_clock_latency特定情况特定分析。
涛哥，能例几个特定情况吗？

陈涛 · 发表于 2012-11-8 14:17:10

当generated clock的驱动单元的timing model不够准确的时候

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