ICC抽取sdf文件后用NC-verilog仿真，有很多timing violation，导致数据不能正常存储

freedos

   

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      你好，感谢您的回答！我现在用NCverilog和VCS仿真都出现了TimingViolation，我昨天在NC仿的时候加了+notimingcheck命令，结果就没有Violation了（因为没有检查时序），不过从结果上来看还是基本可以实现的，和综合后仿真的结果是一样的。请问这样子可以了吗？要做更详尽的测试与仿真已经没有时间了。
dennisi123 发表于 2013-6-18 10:17

                               
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你使用+NOTIMINGCHECKS这个仿真选项之后，相当于不检查时序，当然没有timing violation。

我刚才看了你的截图，是有setup 的timing violation。不知道你是进行哪个Corner的仿真？

我觉得你可以从以下几个方面来着手：
1，如果马上要流片，时间不足，那么，首先进行Formality形式验证，保证网表和rtl功能一致性；
2，马上进行STA分析，使用OCV来进行STA分析，对SDC约束文件，一定要有丰富经验的人员来保证，同时和设计人员来逐条查看其设置是否合理；
3，如果以上两步均正确，那么，如果你的设计很少采用异步逻辑的话，基本可以保证95%的正确性；
4，同时继续查找后仿真的问题，我看了下是setup 的timing violation，故你先降频来运行仿真。
  比如你原来仿真主时钟是30MHz，那么先25MHz的情况下来运行仿真，看有没有timing violation。
5，另外，严格仔细的查找你的后仿真的仿真参数选项。最好你把你仿真的参数选项，以及你的$sdf_annotate任务全部贴在下面，让我们都看看，检查下。

供你参考。

tlq85120

10#说的正确。