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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 关于AHB总线verilog代码实现（design篇）
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楼主: hbhbts

[原创] 关于AHB总线verilog代码实现（design篇）

[复制链接]
eng_moh
发表于 2020-9-21 02:35:47 | 显示全部楼层
thanks
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ffq513
发表于 2020-9-21 11:24:59 | 显示全部楼层
感谢分享，谢谢~~
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发表于 2020-10-7 15:58:16 | 显示全部楼层
xie xie
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altana
发表于 2020-10-8 02:40:43 | 显示全部楼层
谁有 uvm 文件夹可以传一下吗
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发表于 2020-12-10 17:00:13 | 显示全部楼层
顶起~~祝楼主开心~
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发表于 2020-12-18 11:17:39 | 显示全部楼层
感谢lz分享的代码
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发表于 2021-1-14 22:17:34 | 显示全部楼层
Thanks for share
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发表于 2021-3-12 10:30:49 | 显示全部楼层
谢谢分享
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大拴
发表于 2021-3-28 09:35:07 | 显示全部楼层
hbhbts 发表于 2014-2-27 19:03
回复 1# hbhbts

万分感谢
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平呀
发表于 2021-4-2 16:37:46 | 显示全部楼层
马了
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