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[求助] 标准单元库的VERILOG模型中的timescale对SDF反标有没有影响？

Veriart Veriart 当前离线积分 10249 IP卡狗仔卡	发表于 2016-3-30 13:05:04 \| 显示全部楼层 \|阅读模式
Veriart Veriart 当前离线积分 10249 IP卡狗仔卡	相关帖子 • 在数字电路中有没有办法将NMOS管用作高边开关 • PLL中VCO的差分电感diff_ind_3t_rf问题 • 关于offset对输出DC工作点的影响 • sentaurus相关求助 • matlab下仿真CIC抽取滤波器 • 求教DAC建模问题 • 求CGH40010F模型 • 求助关于CGH40010管子在Doherty功放中为什么用的这么多 • 时序分析，保持时间不满足有影响吗？
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alexto alexto 当前离线积分 1023 IP卡狗仔卡	发表于 2018-10-24 10:38:10 \| 显示全部楼层
alexto alexto 当前离线积分 1023 IP卡狗仔卡
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liun098 liun098 当前离线积分 882 IP卡狗仔卡	发表于 2018-10-25 15:17:29 \| 显示全部楼层
liun098 liun098 当前离线积分 882 IP卡狗仔卡
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alexto alexto 当前离线积分 1023 IP卡狗仔卡	发表于 2018-10-26 18:03:04 \| 显示全部楼层
alexto alexto 当前离线积分 1023 IP卡狗仔卡
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