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楼主: 杰克淡定

[原创] Verilog基本电路设计之一（单bit跨时钟域同步）

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 楼主| 发表于 2016-9-12 09:09:39 | 显示全部楼层
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发表于 2016-9-13 10:50:23 | 显示全部楼层
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 楼主| 发表于 2016-9-13 12:37:24 | 显示全部楼层
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发表于 2016-9-23 21:00:16 | 显示全部楼层
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发表于 2016-9-25 18:35:08 | 显示全部楼层
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发表于 2016-9-26 16:42:26 | 显示全部楼层
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发表于 2016-9-27 19:42:27 | 显示全部楼层
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 楼主| 发表于 2016-9-27 20:45:50 | 显示全部楼层
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发表于 2016-9-27 23:12:02 | 显示全部楼层
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发表于 2016-9-28 09:04:49 | 显示全部楼层
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