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[求助] 关于从cadence的virtuoso里面的电路图导出Verilog 网表

天涯_0 天涯_0 当前离线积分 0 IP卡狗仔卡	发表于 2016-9-28 23:47:07 \| 显示全部楼层 \|阅读模式
天涯_0 天涯_0 当前离线积分 0 IP卡狗仔卡	相关帖子 • spectreverilog 仿真报错 • 后仿时得到两张网表，带PG和不带PG的，请问它们区别是什么 • LDO开环相位裕度仿真求助 • LDO瞬态仿真问题 • PT做静态时序分析的问题 • PLL中电源regulator的设计，问题求解 • 用标准单元搭建的网表如何准换成verilog网表 • 如何看懂版图？ • laker电路图怎么进入选中模块的下一级 • BANDGAP启动电路
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1iuwei 1iuwei 当前离线积分 651 IP卡狗仔卡	发表于 2024-6-13 15:06:30 \| 显示全部楼层
1iuwei 1iuwei 当前离线积分 651 IP卡狗仔卡	EETOP创芯人才网职位发布入口
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policectsu policectsu 当前离线积分 14740 IP卡狗仔卡	发表于 2023-10-28 21:47:28 \| 显示全部楼层
policectsu policectsu 当前离线积分 14740 IP卡狗仔卡
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IC_Ry.Chow IC_Ry.Chow 当前离线积分 4404 IP卡狗仔卡	发表于 2022-12-30 15:02:17 \| 显示全部楼层
IC_Ry.Chow IC_Ry.Chow 当前离线积分 4404 IP卡狗仔卡	EETOP创芯人才网职位发布入口
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policectsu policectsu 当前离线积分 14740 IP卡狗仔卡	发表于 2022-10-20 17:37:00 \| 显示全部楼层
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