怎样理解system verilog里的验证环境？

wenfangsibao · 发表于 2016-12-7 15:07:53

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顶层验证环境

braxton19831015 · 发表于 2016-12-9 18:53:12

验证环境里例化和连接各个验证组件，它本身没有输入和输出。

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