设为首页收藏本站

切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Book: Joseph Cavanagh-Verilog HDL Design Examples

12 3 / 3 页下一页

返回列表发新帖

查看: 6983|回复: 26

[资料] Book: Joseph Cavanagh-Verilog HDL Design Examples

发表于 2018-5-13 11:28:40 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

Joseph Cavanagh-Verilog HDL Design Examples-(2018).pdf (6.41 MB, 下载次数: 178)

回复

使用道具举报

发表于 2018-5-13 16:58:04 | 显示全部楼层

Thanks

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2018-5-13 18:40:47 | 显示全部楼层

thankyou.down

回复支持反对

使用道具举报

发表于 2018-5-14 08:07:49 | 显示全部楼层

谢谢分享

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2018-5-14 09:31:51 | 显示全部楼层

你好，谢谢你了

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2018-5-14 10:10:36 | 显示全部楼层

Thanks for you book.

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2018-5-14 10:12:10 | 显示全部楼层

谢谢分享

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2018-5-14 13:12:51 | 显示全部楼层

Very new book (2018) with practical examples in Verilog

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2018-5-14 19:06:36 | 显示全部楼层

kankan

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2018-5-15 18:30:39 | 显示全部楼层

回复 1# sv39933993

thanks

回复支持反对

使用道具举报

12 3 / 3 页下一页

返回列表发新帖

|手机版|小黑屋|关于我们|联系我们|隐私声明|EETOP 创芯网 ( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2026-1-16 01:35 , Processed in 0.040510 second(s), 7 queries , Gzip On, Redis On.

Powered by Discuz! X3.5

© 2001-2026 Discuz! Team.

快速回复 返回顶部 返回列表