谁有存储器的vhdl源程序

7867 · 发表于 2003-8-26 15:16:04

我用的时xilinx的modelsim

7867 · 发表于 2003-8-26 15:26:55

谢谢大家，我找到了问题所在:dr_in <=conv_integer( adr )，这一句有毛病。
我还有一个问题：仿真时为什么输出波形总要滞后一个周期？

bravelu · 发表于 2003-8-26 15:45:44

你说的滞后是哪个信号相对哪个信号？

yzguanzh · 发表于 2003-8-26 19:40:26

仿真时应设计，系统时延

CliffZhang · 发表于 2003-9-1 19:27:01

存储器？
如果是模拟的话，那还可以
综合就不妥了吧？
另外，上 www.micron.com 有一些VHDL/Verilog的仿真模型的。

kinvenlee · 发表于 2006-12-7 21:54:45

学习学习

ser4ph · 发表于 2006-12-7 21:56:00

7867真是好人

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