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[求助] verilog reg输出端为什么要同时定义为wire型

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发表于 2020-3-11 20:29:16 | 显示全部楼层 |阅读模式
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dullman
发表于 2020-3-11 23:09:32 | 显示全部楼层
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kshuang
发表于 2020-3-12 00:08:25 | 显示全部楼层
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发表于 2020-3-12 15:34:20 | 显示全部楼层
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yywyz
发表于 2020-3-12 16:06:00 | 显示全部楼层
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发表于 2020-3-12 21:32:41 来自手机 | 显示全部楼层
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kka
发表于 2020-3-13 09:17:37 | 显示全部楼层
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vin3ent
发表于 2020-3-13 16:14:31 | 显示全部楼层
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ssf1994
发表于 2020-8-13 19:19:16 | 显示全部楼层
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